Recherche

IBM France affiche, tests à l'appui, les prouesses du Power6

Mobilisation générale chez IBM pour le lancement du « super-processeur » Power6. Les équipes de Montpellier sortent leur batterie de tests. Big Blue, avec ses serveurs p370, entend rester champion des serveurs Unix/Linux

Publié par le | mis à jour à
Lecture
2 min
  • Imprimer
IBM France affiche, tests à l'appui, les prouesses du Power6

Au lendemain du lancement officiel de son processeur fétiche -le Power 6- IBM France a tenu à mettre en avant tous les arguments techniques et stratégiques. Pas question de céder du terrain. Les serveurs Systèmes p (p570, p575.), forts de leurs 'benchmarks' techniques et de leurs fonctionnalités de virtualisation, n'ont pas dit leur dernier mot.

« Entre le Power5 et le Power6, nous avons tout simplement doublé la puissance -et pour la même consommation d'énergie« , a expliqué ce 23 mai, Eric Courtin, directeur de la divison « System p » chez IBM France & NWA. « Nous avons d'ailleurs eu mission de conduire des tests, des benchmarks sur le site de Montpellier« .

D'où il ressort que le serveur p570, le premier à accueillir le Power6, se classerait au 1er rang sur 3 'benchmarks' clés: calcul en virgule flottante, TPCC (vitesse de traitement en mode transactionnel) et « Specs Integ ». Il existe également un comparatif tpmC par coeur (tpc.org).

La puissance du Power6, avec 1 chip double coeur, s'affiche à 30,5 giga-flops (nombre d'instructions par seconde). A titre comparatif, le super-calculateur Deep Blue d'IBM introduit il y a 10 ans et pesant 1,27 t, ne « crachait » que 11,38 GFlops. « Equipé d'un Power6, un serveur System p (63,5 kg seulement ! ) devient la machine de consolidation la plus puissante ».

Comparaison Power5 / Power 6 (source IBM)

La nouvelle architecture du Power6 permet de constituer des sous-ensembles de 2 à 16 coeurs. Les changements de configuration, en additionnel, peuvent être effectués à chaud (hot node add) et une clé de protection mémoire permet désormais d'isoler certaines parties de la mémoire en cas de « debugging » .

Cette même architecture comprend de la mémoire « cache » de 4 Mo (L2) et un sous-ensemble de calcul vectoriel (AltiVec, dont le jeu d'instructions SIMD est également utilisé par Apple et Motorola), le tout orchestré par un nouveau  » contrôleur de bus » (Fabric bus controller).

( A suivre )

Sur le même thème

Voir tous les articles Business
Les Podcasts de Splunk
sponsorisé
Gestion de crises : les leçons d’un DSI

Livres Blancs

Voir tous les livres blancs

Vos prochains événements

Voir tous les événements

Voir tous les événements

S'abonner
au magazine
Se connecter
Retour haut de page