Le SoC Aurora de Venray intègre le processeur et la DRAM sur une même puce

Venray a développé une architecture qui associe directement processeur et mémoire DRAM au sein d'une même puce. C'est donc un process DRAM qui est employé pour graver le circuit intégré.

Une architecture séduisante

La startup fondée en 2007 estime que son architecture permet de réduire la consommation électrique d'un cinquième à un vingtième de celle des processeurs ARM ou Intel Atom. Plusieurs types de consommation s'additionnent : la consommation dynamique et la consommation statique. Cette dernière est naturellement plus basse avec un process DRAM pour lequel les fuites de courant sont plus faibles qu'avec un process CMOS logique « classique ». En ce qui concerne la consommation dynamique, les cours du processeur sont placés au centre de la mémoire. L'accès est donc plus court et les buffers qui pilotent les lignes mémoires des bus ont besoin de moins de courant électrique. Dans le même objectif, une utilisation intensive de signaux différentiels est faite, ce qui permet de véhiculer des signaux de plus faible amplitude.

Consommation réduite donc, mais aussi coût réduit puisque Venray avance un cinquième ou un dixième du prix des CPU ARM ou Intel. Son processeur Aurora a ainsi été conçu pour coûter moins d'un dollar. Les performances devraient également être accrues avec un accès direct à la mémoire. L'utilisation de très larges bus assure ainsi la connexion de la mémoire aux cours du processeur.

Le SoC Aurora

Ces promesses et ces développements prennent déjà la forme d'un SoC répondant au nom d'Aurora. Il se base sur l'architecture TOMI (Thread-optimized Multiprocessor Instruction). Il s'agit d'un processeur quadruple cour avec 64 Mo de mémoire. Il a été conçu avec un process DRAM offrant une finesse de gravure de 110 manomètres (nm). Cadencé à 500 MHz, la consommation de chaque cour est de 23 mW. Venray a également développé le Borealis qui associe huit cours TOMI à 1 Go de DRAM. Mais pour l'heure, aucun circuit n'a encore été fondu.

Des questions en suspens

L'architecture est innovante et tente de répondre à des problématiques physiques. L'initiative paraît louable sur le papier avec des promesses de consommation électrique très faibles. Et l'augmentation fréquente de la mémoire cache L2 et L3 est ici prise pour argent comptant.

Reste que le nombre de transistors famélique (22.000 pour un cour TOMI) interroge. Quid de la complexité des actuels CPU et des fonctions de haut niveau directement implémentées dans le silicium ? Quid des branches de prédiction ? D'autre part, les process DRAM ne sont pas développés pour la conception de la logique des processeurs. Ils disposent tout au plus de trois niveaux par masque là où les architectures d'Intel ou d'AMD en possèdent plus de dix.

Venray parle cependant d'applications dans le domaine de la téléphonie et des tablettes.

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