Rumeur : IBM va relancer sa gamme de mainframes

La dernière génération des mainframes IBM zEnterprise 114 et 196 (annoncée il y a deux ans) commence à montrer des signes de fatigue et les clients attendent d'IBM qu'il dépoussière quelque peu sa gamme.

Le 28 août prochain, Big Blue va réunir une sélection réduite de journalistes et d'analystes pour faire une annonce sur le mainframe. Il n'en faut pas plus pour que la rumeur enfle autour du très attendu zNext, le futur processeur mainframe d'IBM, qui pourrait être rendu disponible en septembre.

Qu'attend-on du futur processeur pour mainframe d'IBM ?

La comparaison se fait inévitablement en référence à la famille actuelle des processeurs z11. Les rumeurs portent tout d'abord sur la gravure du processeur qui passerait des 45 nm (nanomètre) à 32 nm. Un doublement du cache L3 embarqué, ensuite, 24 Mo sur le z11. Une accélération de la vitesse d'horloge, qui passerait de 5,2 à 5,5 GHz. À suivre les visions des analystes, ces évolutions seraient quasi acquises.

En revanche, le doute demeure sur le nombre de cours. Depuis le z8 et ses 4 cours qui a équipé le mainframe zSeries 900 en 2003, IBM n'a pas changé de stratégie. Le z11 n'embarque toujours que 4 cours ! La question que l'on peut se poser est : IBM ne s'est-il pas enfermé avec le design du processeur Power dans des limitations physiques ?

L'architecture Power, rappelons-le, associe 6 microcours à un cour. Cette architecture est certainement délicate à contourner pour augmenter le nombre de cours tout en conservant le contrôle du processeur. Il n'empêche qu'IBM pourrait logiquement annoncer un zNext à 6 cours.

Ce qu'en pense le Wall Street Journal

Nos confrères du WSJ, généralement bien informés, avancent l'annonce de deux nouveaux jeux de composants, avec un IBM qui mettrait l'emphase sur la fréquence d'horloge. Ceci le différencie d'Intel qui, depuis quelques années, a presque mis fin à la guerre des gigahertz pour se concentrer sur le nombre de composants embarqués sur le processeur, donc la mémoire cache ou les fonctionnalités dans le silicium, certains circuits étant dédiés à des opérations gourmandes en vitesse.

Reste que la stratégie d'IBM n'est pas forcément de soutenir un mouvement vers plus (trop !) de performances. En effet, aujourd'hui le constructeur positionne plutôt son mainframe sur une stratégie de « system of systems », à savoir de pilote d'environnements Unix, Linux et Windows déclinée sur des serveurs blade.

Plus que d'augmenter le nombre de cours, les 32 nm pourraient permettre à IBM de placer plus de composants sur un processeur z (actuellement 1,4 milliard de transistors sur un z196), et en particulier de dépasser les limites de cache affichées par les z10 et z11 (64 Ko de cache L1 pour les instructions, 128 Ko de cache L1 pour les données, et 1,5 Mo de cache L2). Nul doute que plus de cache serait profitable aux applications qui exécutent la stratégie « system of systems ». Sauf que celle-ci semble plutôt contestée par les clients d'IBM.

Il faudra attendre le 28 août, la veille de la conférence HotChips, pour en savoir plus.