Un processeur à 110 cours dévoilé par le MIT

C'est dans une logique de moindre consommation électrique que le processeur baptisé Execution Migration Machine (EMM) a été conçu par des chercheurs du Massachusetts Institute of Technology (MIT).

Mieszko Lis, étudiant doctorant au MIT, a présenté ce processeur singulier dans le cadre de la conférence Hot Chips qui avait lieu en Californie à l'université de Stanford.

Du massivement multicour pour une consommation maîtrisée

Véritable puce expérimentale, ce processeur a en commun avec le CPU Tile-Gx100 des familles Tile-Gx 3000 et 8000 de Tilera, une architecture en maillage d'un nombre important de cours (110 pour l'EMM contre 100 pour le TILE-Gx100). Kalray, une société française basée à proximité de Grenoble, emprunte également la voie des architectures massivement multicours (architecture VLIW (very long instruction word) avec jusqu'à 256 cours).

Ces puces ont également en commun un niveau de performance par watt élevé (10 watts et 0,23 téraflops pour le MPPA 256 de Kalray, soit 2,3 gigaflops/watt). Mieszko Lis n'a cependant pas précisé de valeurs en watts (pour le TDP), en gigaflops ou encore en gigaflops/watt.

Le chercheur annonce toutefois que, selon des benchmarks internes, la performance a été améliorée de 25% par rapport à d'autres processeurs sans les préciser et sans donner de rapport à la consommation énergétique.

Limiter les transferts de données

La philosophie sous-jacente était en fait le thème central de cette présentation.

Précisément, c'est en limitant les transferts de données au sein de la puce que la consommation énergétique a pu être réduite. L'élément disruptif de ce processeur expérimental est bien là et les chercheurs annoncent avoir observé une réduction du trafic d'un facteur pouvant atteindre 14 sans toutefois donner d'élément de référence.

Pour ce faire, ils ont notamment remplacé les différents niveaux de mémoire cache par un pool de mémoire partagée, réduisant de facto les canaux de transfert de données.

La puce a également été conçue afin de prédire l'évolution des transferts de données, ce qui permet de réduire le nombre de cycles nécessaires pour leur transfert et leur traitement.

Gravé en technologie CMOS (Complementary Metal Oxide Semiconductor) 45 nm et bénéficiant d'un code écrit spécifiquement, ce processeur à usage général pourrait servir de référence à des développements à visée commerciale. Les applications vont des terminaux mobiles aux PC en passant par les serveurs.